由于日益快速的逻辑信号边沿上升时间以及争分夺秒的开发过程,当前绝大多数的高速电子系统设计师必须考虑到设计的信号完整性问题.德孚特能提供信号完整性分析方法培训和现场/远端支援服务,帮助您解决信号完整性问题.

在过去,许多公司都是通过聘请高速电子系统设计专家对PCB 设计者来提供咨询指导,帮助他们完成关键信号的布局. 假如,应用于所有高速信号,信号完整性分析工具就能对完成的布局,布线结果进行分析,从而交互式的解决所有信号完整性的问题.如果这种精深的专业技术能走进许多公司,这将是非常有意义的事情.

随着系统总线速度超过100MHz,边沿上升时间下降到0.5ns,必须采用新方法进行设计.在象这么高端的设计中,系统总线可能连接好几个CPU或者跨连好几个单板.

传输线变得相当复杂,因此信号仿真对于提升设计师的经验就变得尤其重要.为确保设计成果在最差条件下也能正常工作,器件的制造公差(例如:慢速与快速器件,或者是特性阻抗的允许范围等)就必须进行相应的考虑. 传统的布线后分析已经不足以确保设计的成功了,设计师必须在开始零件布局与布线前评估不同的布局与布线策略,并考虑允许的制造公差.作为一种策略,各单独的网络线或者总线都必须定义好适当的布局与布线规则,用以确保每一条网络线和每一组总线都能在现实环境条件下正常工作.

通过在设计周期的早期阶段运用高速电子设计和分析工具,系统设计师能够减少或者消除布局,布线的反复,从而保证了产品的按时上市.
德孚特能够帮你在你的设计环境中引进和执行这些高速电子系统工具